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・VRMの再考
前稿以降、私も電源回路について素人なりに解説書や解説記事、各デバイスのメーカデータシートやアプリケーションノート等を読み漁りまして、ある程度理解できるようになってきましたので、知っておくべき事を以下にまとめてみました。 私の理解が明後日の方向を向いているような致命的間違いは大体つぶせたかと思いますが、本稿に疑問を持たれた方はご自分で各社データシートや文献にてご検証いただきますようお願いします。 （それにしてもCQ出版のムックや虎技記事には誤記も散見されて閉口しました・・・）
なお、私を含めた素人にとって難解な各種計算式は極力持ち出さず、可能な限りシミュレータや計算ツール等を利用することで平易に理解できる事を目標にこの記事を書いています。 各数値の計算はどうやるんだろう？と興味を感じられた方は検索エンジンの活用、学生さんなら工学系への進学をお薦めします。 電子工学に興味を持ってくれる若者はこの日本の将来に不可欠なんです。（多分、大袈裟ではないと思う）
Section I．デバイス
TigerMPのVRMはCPU1、2とも5V入力2相同期整流バックコンバータで、230KHz（実測232KHz）でPowerMOSFETをスイッチしています。 出力電圧1.65VのときUpper側のONデューティは定常状態でほぼ35％。 実はここまでで既に構造的な壁が見えてきます。 2相ゆえに起こる熱の問題とデバイス能力の問題です。
これが3相以上ならとても楽になります。 ではキーデバイスを紐解いてみましょう。
・FET・
スイッチングコンバータで使う出力PowerMOSFETの選択指標は、ドレイン-ソース間のオン抵抗特性と耐圧、そしてスイッチング特性です。 あとは設計出力電流値を満足させるドレイン電流許容値IDと許容損失PDを考えた熱設計になっていれば良いわけです。 本稿のような改造が目的の場合、熱設計の変更は「可能ならFETへのヒートシンク装着」くらいのもので殆ど変更余地が無いので、オン抵抗とスイッチ特性、そして損失について書いておきます。
FETのオン抵抗RDS(ON）の変動要素はGateドライブ電圧と接合部温度が支配的です。Gateドライブ電圧VGSによるRDS(ON）の変動は、実際にはドレイン電流ID（本稿で言えばVRM1相あたりで供給する電流）の増減と相関があり単純ではないのですが、端折って書けばIRL3103Sの場合、3〜12V程度までの範囲でVGSを上げるほどRDS(ON）は下がります。 数値データとしてIR社はVGS4.5VとVGS10Vの値のみ公表していますが、その様子はIRL3103Sの別のグラフデータからも間接的に読みとることが出来ます。 FDB6030Lのデータシートにはグラフも公表されていました。
IRL3103S FDB6030L
 
上図を見るとGateドライブ電圧VGSは7〜8V程度でRDS(ON）の減少がほぼ底打ちになり、そこから先は僅かづつしか下がらないことが判ります。
次のRDS(ON）変動要素が接合部温度で、これは正の温度係数を持ちます。 すなわち温度が上がればRDS(ON）は増加します。 Tyanモニター（マザーボード上のシルク印刷とTyanモニター/BIOSのCPU番号は逆です。 シルク印刷のCPU0＝TyanモニターのCPU2です。本稿ではTyanモニターの表示に従っています）でVRM温度が表示されますが、現物を見ると温度測定点はCPU1の方はUpperFETから10mmほどの地点、CPU2（AGPスロットに近い方）はUpperFETから30mmほど離れた地点で測定されています。 使用するCPUクーラーによっても多少の測定誤差が見込まれますし、そもそも1゜C台の精度は期待できないのですから大雑把に測定点温度50゜Cと見込みます。 するとこの場合、大雑把に考えてTigerMPのFETの動作時接合部温度は70〜90゜Cの範囲と考えてほぼ間違いありません。
FETのデータシートからRDS(ON）の温度特性データを下に抜粋しました。 縦軸は接合部温度25゜Cの時のRDS(ON）値を１としたときの係数と理解してください。 緑の楕円で示した範囲が実動作状態でのRDS(ON）実効値となります。
IRL3103S （12mΩ @TJ = 25゜C） FDB6030L （13.5mΩ @TJ = 25゜C）
 
上図を見れば、実動作状態のRDS(ON）はデータシート記載の25゜Cでの値からそれぞれ3割程度増え、IRL3103Sで15.6mΩ、FDB6030Lで17.6mΩとなる事が判りますので、これによって増える導通損失も見込んで回路設計をしておかなければならない事も自明となります。 「接合部温度が上昇すればRDS(ON）が増え、それゆえ導通損失が増えて更にFETは発熱が増える」と雪達磨式に熱くなって出力電流がどんどん取り出せなくなるのです。PowerMOSFETは冷やす事が非常に重要な訳です。 市販されているマザーボードでは、高発熱CPUを載せて水冷ヘッドにしてしまうとCPUファンで作られていた「FET周辺の風の流れ」が無くなり無風に近い状態になってしまうレイアウトも多いわけですから、水冷化はあまり良策とは言えません。 例えばこの例ですとFETとともに入力側の三洋製電解コンはかなりの熱地獄状態になります。DIMMが壁を作りますからね。 こういったレイアウトのマザーボードで水冷ヘッドを使うと、却ってCPUの高クロック駆動限界は下がる可能性があるでしょう。 下手をすればそのマザーが今後サポート表明を出す最上位CPUだと不安定になるなんて事も考えられますし、三洋製電解コンといえども確実に容量抜けが加速してFETが焼ける可能性が出てきますので業務用としては絶対に選択できない低信頼性マシンだと言え、個人用途のギミックだと割り切る必要があるのです。 ドレイン電流64Aや52Aといったデータシート値が無条件でいつでも発揮できるわけではないということです。 CPUやチップセットを冷やす事だけ考えていればよい時代は過ぎ去ったと言えるかも知れません。
AbitのAthlon64マザーでVRM部にフードを付けて冷却しようとしていた製品がありましたが、とても理に適った対策で、無対策品よりもずっとVRMの設計性能を発揮できると言えます。
スイッチング特性についてはデータシートに特定条件でのスイッチ速度の参考値が記されていますが、これはあまり参考になりません。なぜなら、Gate容量Ciss/Cossを「早く充電してやる/早く引き抜いてやる」ように回路を組んで制御すればかなり広範囲にスイッチ速度は調整できるからです。 強いて見るならGateChargeがキーポイントで、特にQgd（Gate-Drain
charge、ミラーチャージとも言う）が重要で、これとCrssの少なさとを併せて評価します。一般的にはこれらが少ないほど早くスイッチできます。 トランジスタ活用の歴史はBase制御の歴史だったそうですが、FETの場合も同様にGate制御が肝心のようです。 その一例ですが、TigerMPではHIP6603がIRL3103SのGateをドライブしています。IRL3103SのデータシートにはIR社の測定条件にてRise
time 120ns、Fall time 9.1nsとの記載がありますが、実際にUpper側FETのSourceを観測するとこうなります。
FETドライバが上手にIRL3103Sを高速スイッチしてくれています。測定を観察し続けているとRise
timeは24ns〜68nsの範囲で、Fall timeは10ns〜48nsの範囲でそれぞれ変動している事が確認できました。 立ち上がり/立ち下がりで結構大きなオーバー/アンダーシュートが見られ、少々リンギングが発生している状態です。 アンダーシュートはFETの足にアモビーズのような可飽和コアを履かせることで効果的に抑制できるのですが、表面実装FETなのでそれは無理ですね・・（泣 それと、高速スイッチングさせるならば、ここにフェライトを入れてはいけません。fall
timeが遅くなってしまいます。
とりあえず、リニテクやナショセミのアプリケーションノートを読んでも「リンギングはそんなに気にするな」と書かれていますので気にしない事にしましょう（笑
それから下図はこのときのGateドライブ状況です。
図のch1はUpperFET、ch2がLowerFETのGateドライブ状況です。 1μｓスケールでは見づらいですが、ちゃんとdead
time（両FETともOFFしている期間）も取られています。 このようにGate制御はFETドライバが自動的に適正制御してくれるのでPowerMOSFETはかなり選び放題です。 HIP6603のデータシートには「入力容量Cissが3000pF程度のFETまでドライブできる」との記載があります。
また、FETをスイッチとして使うときのスイッチング損失は導通←→非導通の遷移期間（SW期間中のRise
timeとFall timeの時）に発生します。この遷移期間中はFETの長所である低RDS(ON）特性が発揮されておらず、モロに電力を消費するからです。Delay
timeではなくRise
time、Fall timeを速くしたい理由が理解できると思います。 この事は即ちFETの事だけを考えるとスイッチング回数を多く（＝スイッチング速度高周波化）するほど損失は増加するという事になります。 ただしコンバータ回路全体で考えた場合、スイッチングを高周波化するほどFET以外のデバイスに小さいものが選択できるようになり、そこで損失を抑えられる場合が多くなりますので、他の採用デバイスとの損失トレードオフやコストとの兼ね合い、出力電流の大きさ次第 などでやたらめったらFETを高速スイッチする設計になるコンバータ回路も当然あります。
FETで発生する損失はUpper側ではスイッチング損失＋導通損失、Lower側はゼロ電圧スイッチ動作となるので導通損失のみ となります。 で、大電流出力コンバータでは導通損失を減らすためにFETを並列する事がよく行われます。 降圧コンバータではUpper側FETのONデューティの方が小さいので、Lower側FETはUpper側よりも遙かに多く導通損失発生期間が増える事になります。 このためまずLower側FETを並列する設計になる事が多くなります。 この事から降圧コンバータではUpper側FETにはスイッチング速度の速い（＝Qgの小さい）ものが望ましく、Lower側FETにはRDS(ON）の小さいものが望ましい という事になります。
ところで最近PC系雑誌かなにかで、FETの個数とインダクタの個数の組み合わせでコンバータの相数を判断するというような記事内容を読んで苦笑したのですが、コンバータの設計次第では1相につきUpper側Lower側ともFET各1個であったり、Upper側3個Lower側5個であったり、という具合に変わりますし、インダクタにしても低損失なコアを2個纏めた（例1、例2、例3）ものもあるので、回路パターンを追わずに妙な判断マニュアルだけを提示して変なマニュアル君を増殖させるような記事はいかがなものなのでしょうね（＾_＾；；
蛇足ながら、同期整流コンバータではUpper側Lower側共にFETを用いますが、役割は違います。 Upper側は入力電圧をON/OFFするメインスイッチとしての役割。Lower側は後述する回生電流を出力側に戻すための回生路、即ち整流ダイオードとしての役割です。 FETのSource-Drain間はトランジスタと違ってどちらの方向にも同じON抵抗値で電流を流す事が出来ます。同期整流方式の登場以前、回生路はFETではなくショットキーバリアダイオードが使われていたのですが、PowerMOSFETの開発競争で超低RDS(ON）特性のFETが登場し始め、ショットキーの持つ「低い電圧降下特性」をも遙かに凌ぐようになったため、回生路もFETを用いてメインスイッチOff期間に同期してOnさせる事でショットキーよりも低損失なダイオードとして代用するようになりました。FETにはSource-Drain間に構造上存在する寄生ダイオード（ボディダイオード）もありますので、デッドタイム期間中もこのボディダイオードを通して回生電流は流れ続けます。 Upper側Lower側と呼び分ける理由はこのように役割が違うためです。
・出力インダクタ・
コイルとは何でしょう？ 英語では線状（or棒状）の物体をクルクル巻いた状態の物の総称で、物理的運動に利用するとコイルは「スプリング」という名称で呼ばれます。 電子部品としての用法を簡単に言えば電力と磁力の双方向変換器と言えます。 コイルにコア（フェライトや珪素鋼に代表される軟磁性体で鉄芯とも言う）を貫通させると、この変換能力は飛躍的に大きくすることができます。
ところでバックコンバータに於ける出力インダクタの役割は2つあります。
1つは、後段に配置されるコンデンサと共に出力電流を平滑する平滑チョーク、即ちインダクタとしての役割。
もう少し解りやすく言えば、スイッチ素子（FET等）がOnOffすることで出てきた出力は当然ながら入力電圧の方形波の形をしているわけですが、これをコイルの性質（＝電流状態を維持しようとする性質）によって電流の立ち上がり/立ち下がりを鈍らせることで三角波に変換（積分）する、すなわちスイッチ素子（FET等）のOnOffによって作られた断続的電流を連続的電流に変換する役割だと言えます。
このコイルLと後段のコンデンサCとを合わせて「出力フィルタ」と表現されているのをよく見受けます。もちろん構成はまさしくLCフィルタそのものなのですが、ここで「フィルタ」と表現してしまうと初学者には「コイルの動作がよく解らない」という事になってしまいます。 ですので私はこの部分を敢えて出力フィルタとは呼びません。結果も動作も同じですが意図が少し違うからです。
2つめの役割は、この平滑目的のためにインダクタを通された電流が発生させた磁力線を、メインスイッチ素子がOFF期間中に再び電力に変換してそれを出力電流として活用（これを回生電流と言う）するためのリアクタとしての役割。 これによってスイッチングコンバータの変換効率を向上させています。
VRMが2相構成ですと、概ねBartonXP3000+以上で1相あたり20A超の電流が流れる計算になります。 が、TigerMPで採用されているインダクタコアは鉄粉末の加圧成形コア（＝ダスト系）で、パワーコンバージョン用途に磁性材料を調合された52材という材質ですが、これは透磁率と飽和磁束密度を高めた分だけ直流重畳特性が低い材質です。
実は鉄粉コアは大多数のマザーボードに採用されているのですが、採用理由はコストが馬鹿みたいに非常に安く、例えばTigerMPに使われている52材ならコア単価4〜5セント、トロイダルに巻線する人件費（中国で巻いた場合）が約10セント、巻線材料費1セント未満、で合計のコイル単価は約15〜16セント Oh! my god！(,ﾟДﾟ,;)
それでいて0〜150KHz程度までは透磁率の周波数依存性が低く、飽和磁束密度はかなり高い（Micrometalsの52材で1400mT（＝14000ガウス））という上に、キュリー温度（インダクタンスを失う温度）も400゜C以上と高いので、設計が楽です。 また、FRP樹脂モールドのコアと違って鉛フリーハンダ化が進んでいる自動ハンダ装置（フロー/リフロー ＝230〜280゜C）でのアセンブルが可能です。 簡単に言えば、劣悪動作条件下（＝高温度、高周波）でも「動作特性が一気に悪化して役に立たなくなる」という心配が少なく、特性低下しながらもしぶとく動作し続ける上に、自動ハンダ装置でフルアセンブルできて、かつデバイス単価が安いという、製造コストを下げたいマザーボードベンダにとってはとてもありがたいデバイスな訳です。 生産性の問題ゆえに選択できないデバイスもあるという事です。 ベンダにとってはコストを考えて、まずは鉄粉系が第一の選択肢。その１ランク上に位置するのはパーマロイ、その上がパワーフェライト というところかと思います。
で、2000年当時のTigerMPの設計者が考えたであろうインダクタの動作状態は恐らくこんな感じです。
これはMicrometals社が提供しているインダクタの設計ツールを使ってみた画面です。 負荷はPalominoMP1900+のTyp値で1.75V
33.6Aと想定、コア材や巻線条件その他はTigerMPで使われている実際の値で、最後に大甘な環境温度35゜Cを入れてあります。 この計算結果はけっこう厳しく、動作マージンは既にあとほんの少しという状態なのです。 磁束密度は301ガウス（30.1mT）ですから52材の飽和磁束密度14000ガウス（1400mT）がコア温度上昇によって下がっていたとしても、また230KHzで駆動されているにしても、これで磁気飽和に及ぶことはまずありません。 ところが直流重畳磁界は28.2エルステッドとなり、これが透磁率をガクンと下げている主要因となっています。
とにかく、「透磁率が下がる→磁束が減る（＝インダクタンスが減る）→電流の立ち上がりが速くなり過ぎる→設定出力電圧への制御が間に合わない」 という悪循環の一歩手前の状態なのです。
ではこのインダクタのままBartonXP3200+相当の負荷を載せるとどうなるでしょう？
おや？少し変なことになっています。 重畳磁界が4割近く増えている（28.2OES→39.0OES）のに、物理法則を無視して磁芯損失（core loss、鉄損とも言う）が0.610W→0.557Wと若干減り、それでいてインダクタ温度は実に103.5゜C（無風状態にて環境温度35゜C＋温度上昇68.5゜C）となります。 なんとMicrometals社は世紀の大発明コアを生み出したのでしょうか？（＾＾
いえいえ、そんな事はありません。この設計支援ツールを使ってみて気づいたのは、このツールは充分目安になりますが残念ながら詰めが甘いように思われるという事です。 インダクタ温度103.5゜Cと総損失1.417Wは簡単に計測できるので、恐らく実際に採集した実測データ平均値を係数化し、参照テーブルとしてツール内に保持しているはずで信用できるのですが、温度上昇要因を全て銅損（Copper
loss）のせいにして総損失1.417Wの損失内訳の帳尻あわせをしているように思われるのです。 銅損も勿論増えるのですが、磁芯損失（渦電流損）も増えているはずなので磁芯損失
0.557Wと減少しているのは明らかに変で、0.610W以上に増えているはずなのです。 逆に銅損0.860Wというのはもう少し少ないのが本当のところだと思います。 恐らくこのツールは磁芯損失として昔から一般的に認知されているヒステリシス損失（100KHz未満程度の周波数帯で重畳電流が少ない場合の磁芯損失主要素）についてはキッチリ計算できるが、渦電流損失については手つかずになっているのではないかと思います。 このツールに与える周波数パラメータを10KHzにしても50MHzにしても抵抗値報告は全く変わらないので後述する「表皮効果」も計算されていません。 このツールは恐らく元々はRFアプリケーション用途として開発されたものと思われるので、DC
BIASED OUTPUT FILTERアプリケーションに於けるAnalysisで損失項目については総損失の値のみ信用し、損失内訳は信用しない というのが良いかと思います。
しかしいずれにしろこの発熱のせいで巻線抵抗も上昇するのは確かです。 その結果、あろう事か巻線からも発熱するようになってしまいます。この上さらに周辺温度が45゜Cだったりすると悲惨で、すぐ隣に居るはずの出力側アルミ電解コンデンサはとんでもなく暑苦しい発熱隣人に悲鳴を上げることになります。 巷で流行の「静圧の低い低速回転FANに換装するだけ」という静音化対策が如何に愚策であるかを知らねばなりません。 まして、暖まったケース内空気の排出対策をしなかった場合、2相型VRM搭載マザーでは日ケミ品を使っていようとも、寿命を著しく縮める/早期の動作不良原因になるものと思われます。 また、透磁率のほうも初期値の68％まで低下しています。 いくらHIP6302がUpper側FETのデューティを広げてもインダクタ側がエネルギーを溜めきれない状態と言えます。 実際、TigerMPでBartonを2GHz超で動かしてUpper側FETのGateをストレージオシロで見ると、HIP6302がそれはもう必死になってデューティを25%←→50%とバタバタ行き来させているのが観測できます。
（´-`）.｡oおかしい・・電圧が上がらん。それDutyUP！← → ｹﾞ( ；ﾟДﾟ)電圧上がり過ぎだｺﾞﾙｧ。DutyDown！
という感じでしょうか。
なお、透磁率が下がるとは＝インダクタンスが下がるということで、後述する過渡応答という観点からは好ましいと言えますが、同時に平滑能力としては下がるわけで、下がった分だけ後段の平滑コンデンサの負担が増えるという事です。
重畳電流が大きいとなぜ透磁率が下がるのかというと、コアに巻いたコイルが発生させる磁界の強さが関係します。 磁界の強さは、同じ電圧値であっても流れる電流が多いほど強くなり、これが強すぎると発生した磁束が逆に「コア内部に」電流を発生させてしまいます。これを渦電流（Eddy
Current）と呼びますが、コアは基本的には導電体で材質によって固有の電気抵抗値を持っています。 つまり渦電流がコア内を流れてしまい、コアの電気抵抗によって発熱、すなわち本来溜め込むべき磁束エネルギーを浪費してしまうのですね。これを渦電流損失と言います。 インダクタに大電流を重畳するSWコンバータに於いては、「インダクタの磁芯損失はヒステリシス損失が支配的」という常識が通用せず、渦電流損失が磁芯損失の支配的要因になります。 実はこの渦電流損失を逆にうまく利用した白物家電品さえ存在するくらいです。
先にリンクしたMicrometalsサイトのPercent Initial Permeability vs DC Magnetizing Forceのグラフや、インダクタ設計ツールが報告してくる温度上昇値を見る限り、この52材コアは渦電流損失が割と出る性格なのだ と思われます。
それでも鉄粉コアを使いたいなら１つのインダクタが負担する電流（直流重畳）は多くても15〜6Aに収まるようなマルチフェイズ構成にする必要がある と覚えておきましょう。
基板スペース的に考えてどうしても2相に止めたいけれど大電流を取りたい/1相あたり20A超の大電流を取りたい、という場合は必然的に高効率なコア材を使わざるを得なくなるのですが、高周波大電流ですとパワーフェライトかアモルファスのどちらかになります。 ところが秋葉原の店頭や通販で入手できる大電流チョークは片っ端からどれもこれもダスト系ばかりでせいぜい定格10A程度、と全く使い物になりません。 パワーフェライトチョークが欲しくても、コストメリットの無さからかこれを採用するSW電源メーカがほとんど無いのではと思われ、それゆえ秋葉原にも部品が流通せず私のような一般人には入手困難な事態となっているのではないかと思います。フェライト自体まだまだこの日本でも作っているんですけど残念ですね。
ところで、インダクタにも注意を払っていると思われるマザーベンダが少なくとも2社あるように思います。 Intelは昔から、MSIは最近になってです。 特にMSIはER型コア？と思われるインダクタを搭載してみるなど、いろいろ市場実験的だと思える製品を出しています。 同社が最近よく使っている真っ青や山吹色のコアも正体が気になります。 MSIの最近のマザーで2相構成VRMになっているモデルを見かけたら観察してみるのも面白いと思います。
インダクタで最後は巻線に使われている導線についてですが、太いの1本だけで巻かれていたり、細いの数本で巻かれていたり、と違いがあるのに気づかれている方もいらっしゃると思います。 あの複数線で巻かれているのは高周波電流の表皮効果対策です。 導線に流れるスイッチング電流は周波数が高くなるほど導線の実効導体抵抗が増加してしまう（＝発熱するという事でもある）のです。 実効導体抵抗が増加する理由は「高周波電流は導体の表層だけを流れるようになるから」なのですが、何故そうなるかというと導線を流れる電流がアンペールの「右ネジの法則」の通りに導線自身の円周方向に磁界を発生させ、その磁界が逆にフレミングの「右手の法則」の通りに導線中心部分に渦電流を発生させるのです。 右ネジの法則に「力」の概念を加えたのがフレミングの左手の法則で、左手の法則と右手の法則を合わせて考えるとよく解る通り、渦電流は導線に流す電流とは逆方向に流れようとしますので導線の中心部分に抵抗が生じます。 渦電流は周波数の2乗に比例して強くなりますので、高周波であるほど導線中心部分の渦電流は大きくなり電子の通り道が阻害されて、より表層側しか残らなくなる。 これが表皮効果の正体で、このため導線を複線化して導体表面積を稼ぐ対策をするのが通例となります。
表皮効果対策をすると今度は近接効果問題も出てくるのですが、そこらへんはこちらに少し書いておきます。
・入出力コンデンサ・
FET、インダクタときてお次はコンデンサについてですが、TigerMPのコンデンサ問題については前稿で書きました。 そこで本稿では、素人でも丸覚えをしておいて損はない事を少々書いておきます。
１．コンデンサは周りの電位と自分の電位が平衡するように電子を蓄えたり放出したりする性質を持つデバイスです。 ショックアブソーバみたいなもので、周りの電位が自分より上昇すればその電位に追従して周りの電子を自分の中に蓄えます。（この時、電子を少しマイナス側に漏らしてしまう現象が発生しますが、これを漏れ電流と言います） そして周りの電位が自分より下落すればそれに追従して、蓄えた電子を放出（＝電流の発現）します。 いわば、電圧を維持しようとする性質です。 この電子を溜めたり放出したりする動作によって電位差は平均化される＝電位差が縮小 となり、いわゆる「整流回路での平滑動作」という効果を得る事が出来ます。
２．出力側コンデンサの第一目的はリップル電圧の抑制（＝平滑）であり、0.05V単位（＝50mV単位）で電圧ステップが規定されているCPUcore電圧に於いては、電圧変動である「リップル電圧」を10〜20mV程度にまで抑え込む事が目的です。 2相同期整流降圧回路の電流出力状態模式図を用意しました。（汚い図で申し訳ありません。気が向いたら修正します）
この図の通り、ケミコンの仕事はスイッチング周期毎に電子を溜めたり放出したりの繰り返し作業です。 言わば、出過ぎた山を削って土を溜め、溜めた土を深すぎる谷に放り込んで埋めて地均しをする作業です。 スイッチング周期が短い（＝SW周波数が高い）ほど、溜めなければならない電子量は少なくて済みます。 200KHzのスイッチング周波数なら1周期は5μsecです。ここでスイッチングのオンデューティが35％なら、どんなに遅くとも3.25μsec後には新たに電子がスイッチ素子から供給されてくる という意味です。 しかもその前にインダクタからの回生電流もあります。 このように極めて短い期間だけの充放電であり1回あたりの電子量は少ないので、本来なら出力側電解コンに必要な静電容量値は少ない値で充分なのです。 スイッチングコンバータ設計に於いては通常、スイッチング周波数、出力インダクタを先に決めますので、仮に5Vを1.65Vに降圧するために、等価400KHz動作にて1.6μHの出力インダクタを選択されていた場合で、リップル電圧を10mVに抑えたければ、必要静電容量は計算上たったの540μＦで済むのです。 三洋のコンデンサ選定ツールで確認できます。
３．「本来なら」と断る理由は3つあります。 1つはコンデンサというデバイスが机上理論通りの理想特性を持っておらず、電子を溜める/放出する過程でコンデンサの持つESR（等価直流抵抗）によってコンデンサ自身で電流消費が発生する事実です。本来は溜めるべき電子を食べてしまうわけですので当然そこで発熱が起こりますし、平滑の仕事もやり残し（＝リップルを取りきれない）が出てくるわけで、ESRの大きい普通のアルミ電解コン540μＦでは10mVのリップル電圧に抑えきる事ができないわけです。 それ故、まず出力のリップル電圧目標値が先に設計仕様として決められ、それを達成できる「ESR値」と「扱う電圧に応じた耐電圧」の2つが出力側電解コンデンサを選ぶ指標になります。この場合フィルタ（ロー・ハイ・バンドパス）を作る事が主目的ではないので、静電容量については「540μＦ以上あれば良い」となります。 このため三洋のコンデンサ選定ツールでも、まず必要ESR値が先頭に表示されるわけです。
４．「本来なら」と断る理由の2つめは、大電流出力コンバータですから当然平滑コンデンサが負担するリップル電流も大きくなります。 （降圧コンバータの場合、出力側ではなく入力側のほうが遙かに厳しいリップル電流にさらされる（出力電流のほぼ1/2）のですが）この大電流充放電の繰り返しに耐えられるコンデンサでなければならないので、３で述べたコンデンサを選ぶ指標に「リップル電流許容量の大きさ」が加わります。 アルミ電解コンでESRを小さく/許容リップル電流を大きく確保しようとすれば、必然的に静電容量の大きな物しか存在しないわけです。 この３〜４の理由でOS-CONや機能性高分子電解コンがもてはやされます。 ハッキリ言えばこれら高性能コンデンサは大電流出力スイッチングコンバータに使ってこそ存在意義が遺憾なく発揮されるのであって、オーディオのカップリングに使おうがオーディオの電源に使おうが猫に小判、音質改善効果はたかが知れたもので大したことありません。 サウンドカード改造とVRM改造をしてみて適材適所がよく分かりました。 アンプのデカップリング用途には意味もありそうですが、それとて「雲泥の差」には多分なり得ないでしょう（＾＾
５．「本来なら」と断る理由の3つめは、今や出力側コンデンサの第二目的と考えざるを得ない高速バックアップ能力確保の必要性ゆえです。 （意味合いとして同じ言葉に「デカップリング」という古くからの用途名称がありますが、この名称は電流スルーレートの概念が稀薄でVRMに適用するには古すぎる言葉だと思いますので、本稿では三洋の表記する「高速バックアップ能力」を言葉として採用します。大電流を必要としない高周波回路では「デカップリング」のままでいいでしょう。本当はいちいちこんな馬鹿げた注釈など付けたくないのですが、変な人達への対策として追記しておきます） 最近の高消費電力CPUや高性能GPU、チップセットや大容量高速DRAMといった半導体達は、従来の常識を遙かに超えた速度で瞬間的に信じられない大電流をガバ喰いするようになっており、非常に高い電流スルーレートが要求されます。 先程来の例で乱暴に言えば、これらの半導体達が瞬時に一斉に働いた時は540μＦの電荷を1μsecもかからないうちに食べ尽くしてしまう瞬間が発生し得るのです。 最近はCPU単体でこれが発生します。 （1μsecとは3GHz動作するCPUの3030クロック分に相当する時間です） 先程来の例での話ですから、1μsecで出力側にある回生電流と全てのコンデンサ電荷を食べ尽くされた場合、ワーストケースで2.25μsec後でなければスイッチ素子から新たな電子の供給を受けられません。 かくして半導体達はフリーズすることになります。 瞬間的に大電流需要が発生する状態を過渡状態といいますが、この過渡状態でも電荷欠乏が発生しないように静電容量を多めに用意して過渡応答性を補強する必要があります。バックアップ用途とはこういう事です。 正確に言えば、平滑目的なら出力インダクタの直近に配置、バックアップ目的なら負荷（CPU等）の近傍に配置なのですが、現実のマザーボードレイアウトでは出力側電解コンもバックアップの役割を兼ねる事になります。
６．出力側のアルミ電解コンをOS-CONに換装しようと考える場合、大別して２つのパターンを考えます。
ａ．素性（スペック）が公表されている良品（低ESR品）アルミ電解コンが4〜7個程度配置されている場合、
OS-CONの実装個数は同じにして総静電容量が1/2〜1/4になるような容量値のOS-CONを選べば、
出力電圧の発振は避けられます。
例ｉ）低ESRの3300μFが7個ある場合、7個のSPシリーズ4V820μF 換装実例→Shuttle
AN35N Ultra
ｂ．特性データを公開しておらず素性の知れないメーカの電解コンが5〜10数個も林立配置されている場合、
OS-CONは1〜4個程度実装個数を減らして、かつ総静電容量が1/2〜1/3になるような容量値の
OS-CONを選べば、出力電圧の発振は多分（＾＾；；避けられるでしょう。
例ｉｉ）3300μFが6個ある場合、5個のSPシリーズ4V1000μF
例ｉｉｉ）2200μFが10個ある場合、7個のSPシリーズ4V1000μF
ａ，ｂのような考えが成り立つ理由は、CPUのVRMならば出力コンデンサは必ず並列されており合成ESRが元々それなりに低いからです。 私が観察してきた感覚ではａのような良品を使っているマザーの場合、それに合わせた位相補償がマザーボード上でちゃんと為されている例が多いように感じています。 反対にｂのような素性の知れないアルミ電解コンが使われているマザーボードほど位相補償の回路が無いか、パターンはあっても未実装で位相補償されていない（＾＾；； まぁ、とって返せば「位相補償が必要ないほどESRの高いアルミ電解コンを使っています」と告白しているようなものだと思います。
ゆえにｂの場合、極端にESRが低くなってしまうような「OS-CONの多数並列実装」は避けて、かつ総静電容量が元の1/3程度よりも少なくならない範囲にしておけば電圧制御ループの発振を心配する必要は無いでしょう。
もし発振している事を見つけられたなら、即ちオシロスコープをお持ちで私などよりお詳しいプロかハイアマチュアの方なのでしょうし、私もフィルタ回路はまだ不勉強で解説を書くほどの力量を持ち合わせておりませんので詳しく書きません。 制御ループにぶらさがっている位相補償部（PWMコントローラのFBピンとCOMPピン）にCR+Rの位相進み回路を定数計算の上で付加してください。マザーのパターンをよく見ますとこのための空きランドを発見できる事も多いです。
７．入力側コンデンサ（殆どのVRMでは入力インダクタとセットになっている）の役割も平滑ですが、これは後段にいるスイッチ素子の自己損失軽減の役目です。 入力インダクタはVRM内でガタガタ大きく揺れている電圧変動が外側に存在する他回路に影響を及ぼさないようにするための蓋の役割も持っています。 そして繰り返しになりますが、降圧型コンバータでは入力側コンデンサに大きなリップル電流が発生しますので入力側コンデンサを選ぶ指標の第一は「許容リップル電流」、第二に「耐電圧」となります。許容リップル電流を高く設計されているコンデンサはそもそもESRが低くなるので入力側コンデンサにESRは考慮する必要がありません。
必要となる許容リップル電流値を大まかに推測する方法ですが、5V入力型VRMなら1相につき出力電流値（＝CPUの最大消費電流）÷2、12V入力型VRMなら1相につき出力電流値（＝CPUの最大消費電流）÷3でだいたい近似値になります。 つまり5V入力型2相同期整流VRMならばCPUの最大消費電流÷4、3相でCPUの最大消費電流÷6、4相でCPUの最大消費電流÷8です。12V入力型2相同期整流VRMならばCPUの最大消費電流÷6、3相でCPUの最大消費電流÷9、4相でCPUの最大消費電流÷12です。
それとFETの項で取り上げたグラフを見れば解るとおり、Gate-Source間電圧が低いほどRDS(ON）は増えます。 リップル電圧が高い＝Gate-Source間電圧が下がるという事で、入力側コンデンサにはしっかりと平滑してもらわないとFETの自己損失（導通損失）が増えまくってしまいます。 VRMでFETが焼けてしまう/発熱でハンダが融けてFETが脱落してしまうような事故は、出力側のどこかがショートしたのでなければ入力側コンデンサの実効容量値低下を疑いましょう。
８．スイッチング周波数は上げるほど、入力側コンデンサに必要な静電容量が減りますし、出力側コンデンサが負担するリップル電流も減ります。 ですので降圧型コンバータでは入力側出力側それぞれのコンデンサを選択するときの着眼点は入力側＝リップル許容量、出力側＝ESRと考えればよいことになります。
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